本发明公开了一种在芯片设计中改善时序收敛的方法和系统，该方法包括步骤：识别芯片设计图中的关键时序路径，其中关键时序路径的时序窗口小于预定时序窗口；确定关键时序路径的各段的差异度，其中差异度描述由于一种或多种因素影响而导致的器件和或连线的延时的不确定性；根据关键时序路径的各段的差异度，改变关键时序路径的至少一段，以增大关键时序路径的时序窗口。本方法和系统能够通过降低关键时序路径的差异度来扩大其时序窗口，从而达到芯片设计图的时序收敛。
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